TSMC sub-1nm: la roadmap verso il nodo A10 e i chip del 2030

TSMC ha delineato la sua roadmap più ambiziosa di sempre: raggiungere il nodo produttivo sub-1nm entro il 2029. L’azienda taiwanese, che oggi controlla il 64% del mercato globale delle fonderie, sta costruendo a Tainan un nuovo complesso di quattro fab dedicato al nodo A10  il primo processo sub-nanometrico della storia dei semiconduttori. Se tutto va secondo programma, i primi chip sub-1nm entreranno in produzione pilota nel 2029, per raggiungere la produzione di massa intorno al 2030.

La notizia, diffusa inizialmente da DigiTimes e confermata dal percorso pubblico di TSMC, segna ufficialmente l’ingresso nell’era angstrom dei semiconduttori  un territorio dove le regole fisiche del silicio si avvicinano ai limiti quantistici e dove ogni miglioramento richiede reinvenzioni profonde della fisica del transistor, dell’architettura del chip e del processo produttivo.

Cosa significa davvero “nodo sub-1nm”

Partiamo da una precisazione importante per chi arriva fresco a questi discorsi: i nomi dei nodi di processo (5nm, 3nm, 2nm, 1nm, A10) non corrispondono più da oltre un decennio alle dimensioni fisiche dei transistor stampati sul wafer. Il nome è una convenzione di marketing industriale che indica la generazione tecnologica equivalente, non una misura geometrica.

In pratica: la gate length fisica nei nodi a 2nm è tipicamente intorno a 12-14 nanometri. Il “2nm” rappresenta piuttosto il salto prestazionale equivalente rispetto ai nodi precedenti, tenendo conto dell’insieme di innovazioni architetturali, materiali e di density scaling. Il nodo A10 (1nm equivalente) non avrà transistor di 1 nanometro  avrà transistor con un mix di tecnologie che insieme raggiungono densità e consumo paragonabili a un ipotetico 1nm letterale.

La vera unità di misura che conta: la densità di transistor per millimetro quadrato. Il nodo 3nm attuale di TSMC (N3E) raggiunge circa 200 milioni di transistor/mm². Il target per il nodo A10 è oltre 400 milioni/mm², con un obiettivo esplicito di raggiungere i 200 miliardi di transistor per chip monolitico entro il 2030.

La roadmap completa TSMC: i nodi che precedono il sub-1nm

Prima di arrivare al sub-1nm, TSMC deve stabilizzare una serie di nodi intermedi. Ecco la roadmap ufficiale nel suo insieme:

Le tre rivoluzioni tecniche del nodo sub-1nm

Per arrivare ad A10 servono almeno tre innovazioni fondamentali che TSMC sta sviluppando in parallelo. Non sono incrementali: sono cambi di paradigma.

1. Dai GAAFET ai CFET: transistor 3D verticali

Per tutto l’inizio degli anni 2020 il paradigma dominante è stato il FinFET: una “pinna” verticale di silicio attraversata da un gate a forma di U. Il FinFET ha esaurito il suo margine di scaling intorno al nodo 3nm: ridurre ulteriormente la pinna causa perdite di corrente e dispersioni quantistiche.

I nodi a 2nm adottano il GAAFET (Gate-All-Around FET), dove il canale del transistor è costituito da nanosheet impilati orizzontalmente, completamente circondati dal gate su tutti e quattro i lati. Questo design riduce drasticamente le correnti di leakage e permette di modulare la corrente di drain con più precisione a tensioni più basse.

Ma per andare sotto il nanometro serve un passo oltre: il CFET, Complementary FET. L’idea è semplice e rivoluzionaria: invece di avere NMOS e PMOS affiancati orizzontalmente sul wafer (come nel CMOS classico), li si impila verticalmente uno sopra l’altro. Questo praticamente dimezza la superficie occupata da ogni cella logica standard. Per TSMC, CFET è candidato naturale per il nodo A10 o il successivo A7.

2. Super Power Rail: l’alimentazione arriva dal retro

I chip moderni hanno un problema geometrico: devono portare ai transistor sia segnali digitali ad alta frequenza (bus dati, clock) sia corrente di alimentazione pulita. Tradizionalmente entrambi viaggiano nelle stesse layer di interconnessione sopra il transistor. Risultato: congestione, parassite e limiti di densità.

La soluzione che sta emergendo si chiama Backside Power Delivery Network (BPDN) o, nella versione TSMC, Super Power Rail. L’idea: spostare l’intera rete di alimentazione sul retro del wafer, lasciando la faccia frontale libera per le sole interconnessioni di segnale. In pratica si “capovolge” il chip e si macinano via parte del silicio di substrato per scavare le vie di alimentazione dal retro.

Intel ha già introdotto la sua versione (PowerVia) nel 2024 con il nodo 20A. TSMC arriverà con Super Power Rail nel 2026 con A16. Al nodo A10 sarà una tecnologia standard, affinata da quattro anni di produzione. Il beneficio: routing più pulito, meno cadute di tensione, miglioramenti tipici del 6-10% sulle prestazioni e riduzioni significative dell’area del chip.

3. Materiali 2D: il silicio cede il passo al disolfuro di molibdeno

Il silicio è stato il materiale dei semiconduttori da 60 anni, ma sotto il nanometro la sua fisica inizia a cedere. I canali di transistor molto sottili soffrono di mobility degradation: gli elettroni non scorrono più bene perché il reticolo cristallino stesso interferisce con la loro propagazione.

Entrano in scena i materiali bidimensionali, in particolare il disolfuro di molibdeno (MoS2). Si tratta di materiali in cui gli atomi formano strati di spessore atomico, con proprietà elettroniche eccezionali anche a dimensioni sub-nanometriche. IMEC (il centro di ricerca belga che detta le innovazioni di settore) e TSMC stanno studiando come sostituire il silicio con MoS2 nel solo canale del transistor, mantenendo il substrato in silicio tradizionale.

A14 sarà il primo nodo a sperimentare limitatamente questi materiali. A10 potrebbe essere il primo in cui diventeranno parte integrante del processo in almeno alcuni dei transistor critici del chip.

Chi sarà il primo cliente del sub-1nm: lo scenario Apple

Storicamente, il primo cliente di ogni nuovo nodo TSMC è Apple. L’accordo funziona così: Apple paga in anticipo massicci investimenti in R&D, ottiene in cambio l’esclusiva per i primi 12-18 mesi del nuovo processo, e solo successivamente TSMC apre il nodo ad altri clienti (Nvidia, AMD, Qualcomm, MediaTek).

Nel 2029, quando A10 entrerà in produzione pilota, Apple sarà al secondo anno dell’architettura A20 (derivata da A14 Bionic con miglioramenti annui). Il primo SoC Apple su processo A10 potrebbe essere l’A24 per iPhone 22, con debutto ipotetico nell’autunno 2030. Anche i Mac passeranno al sub-1nm, probabilmente con un M7 o M8 basato su architettura derivata.

Interessante notare che nel 2025 Nvidia ha superato Apple come cliente TSMC per volume di fatturato, grazie all’esplosione della domanda data center per AI. Ma per essere il primo a testare un nodo così avanzato serve un mix di volumi controllati e design conservativi: i SoC Apple A-series sono più piccoli e più “tranquilli” delle GPU Nvidia, quindi ottimi candidati per stabilizzare rese iniziali probabilmente basse.

I concorrenti: Samsung, Intel, Rapidus

TSMC non è sola nella corsa al sub-1nm, anche se è in netto vantaggio. Vediamo chi sta cercando di tenere il passo.

• Samsung Foundry: il coreano punta alla produzione di massa del nodo 1nm entro il 2029, allineandosi quindi al timing TSMC. Ha formato un team dedicato. Il problema storico di Samsung sono le rese inferiori: il suo SF2 attuale è stimato al 55% di yield, contro il 65-75% di N2 di TSMC. Tradotto: Samsung vende i chip a prezzo più basso ma ne butta via di più.
• Intel Foundry Services: Intel punta al nodo 14A (1.4nm equivalente) per il 2028, anticipando TSMC di qualche mese sul pari nodo. Sulla carta IFS ha la roadmap più aggressiva, ma è notoriamente in sofferenza finanziaria e deve ancora dimostrare di saper gestire volumi clienti esterni con rese competitive.
• Rapidus: l’azienda giapponese, sostenuta dal governo, punta al nodo 2nm in volume 2027 e 1nm in volume 2029. Ha una fabbrica ex novo a Chitose, Hokkaido. È il wildcard: potrebbe sorprendere, ma parte da zero in termini di clienti e ecosistema.

Le sfide che potrebbero far saltare la roadmap

Annunciare una roadmap è una cosa, rispettarla è un’altra. Alcuni segnali indicano che non tutto è sotto controllo.

Il packaging avanzato CoPoS (Chip-on-Panel-on-Substrate), critico per collegare chip sub-1nm alle memorie HBM di nuova generazione, ha già subito rinvii. La produzione di massa è ora prevista per Q4 2030 invece che inizio 2030. Il progetto CoWoP sviluppato con Nvidia è in dubbio a causa di costi elevati e di un interesse ridotto da parte di potenziali partner.

A questo si aggiungono le sfide di equipment: le macchine EUV High-NA di ASML, necessarie per la litografia sub-1nm, costano circa 380 milioni di dollari l’una. TSMC ne ha ordinate diverse unità, ma la loro produttività reale deve ancora essere provata su volume. Un ritardo di ASML può spostare tutta la timeline.

Infine c’è la questione geopolitica. La concentrazione di TSMC a Taiwan è considerata un rischio strategico dai governi occidentali, tanto che TSMC sta costruendo fab anche in Arizona, Giappone e (in prospettiva) Germania. Ma le fab avanzate restano a Taiwan. Qualsiasi tensione nello Stretto può far saltare tutto.

Perché importa a chi non fa il progettista di chip

Se stai leggendo questo articolo probabilmente non progetterai mai un circuito integrato. Ma la roadmap sub-1nm impatta concretamente la tua vita tecnologica nei prossimi 5 anni.

• Smartphone: ogni generazione di iPhone dal 2027 in poi avrà un SoC su nodo sempre più avanzato. Ciò significa più performance di machine learning on-device (modelli LLM locali), autonomia che cresce anziché stare ferma, e capacità di computational photography sempre più spinte.
• Laptop: i MacBook del 2030 avranno chip con budget energetico simile all’attuale ma prestazioni almeno 2x. Gli Apple Silicon M-series beneficeranno enormemente del sub-1nm.
• Data center AI: le prossime generazioni di GPU Nvidia (e concorrenti) su nodi sub-1nm permetteranno modelli di intelligenza artificiale con trilioni di parametri che girano in modo economicamente sostenibile. Il costo per inferenza cala drasticamente ogni generazione.
• Automotive: SoC per guida autonoma di livello 4 e 5 richiedono trilioni di operazioni al secondo con consumi compatibili con l’elettronica veicolare. Solo il sub-1nm lo rende possibile.

Domande frequenti su TSMC sub-1nm

Conclusione: la fine della Legge di Moore o la sua reinvenzione?

Per decenni gli addetti ai lavori hanno predetto la morte della Legge di Moore  l’osservazione empirica che la densità di transistor raddoppia ogni 18-24 mesi. A giudicare dalla roadmap TSMC verso il sub-1nm, quella morte è stata annunciata con vent’anni di anticipo.

Sta cambiando il modo in cui si ottiene lo scaling, questo sì. Non più semplice riduzione litografica, ma una combinazione sempre più complessa di architetture 3D verticali (CFET), materiali esotici (MoS2), tecniche di packaging avanzate (CoWoS, CoPoS) e power delivery riprogettato (Super Power Rail). Ogni nodo richiede miliardi di dollari in R&D e decine di miliardi in CapEx.

Il risultato, per noi utenti, è che la crescita delle prestazioni continuerà almeno per un altro decennio. I chip del 2030 saranno circa 10 volte più potenti per watt rispetto a quelli di oggi. Siamo davanti all’era angstrom  e la prima mossa, come sempre negli ultimi 10 anni, la fa TSMC.

Aggiornamenti in arrivo: questo articolo verrà aggiornato quando TSMC annuncerà ufficialmente le date di mass production dei nodi A14 e A10, quando verrà confermato il primo cliente A10, e alle prossime tappe delle fab costruite in Arizona. Aggiungi TuttoalQuadrato ai preferiti per non perderti i prossimi approfondimenti sul mondo dei semiconduttori.